PCB设计制造“残铜率”知多少，怎么做好控制±5%的阻抗值
高速先生成员--黄刚随着我司的板厂制程越来越成熟，工艺能力自然也越来越强。目前在阻抗加工精度这块，我们可以非常自信的和大家宣传在非电镀的内层走线可以实现±5%的精度，着实让我们的客户感到满满的幸福，在同样的设计下，在我们板厂加工的板子在阻抗方面的精度更高，也就意味着在我司加工后板子在高速信号性能上裕量更大了！当然控制±5%的阻抗精度是很难的一件事情，因为从头到尾能影响到阻抗误差的因素太多了，有设计的，有加工的，还有来料本身的等等，你占1%的误差，它占1%的误差，多个1%的误差加起来轻轻松松就超过5%的误差了。。。https://p3-sign.toutiaoimg.com/tos-cn-i-axegupay5k/24b233a7840e43099bf340adc8db3d05~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=gz41mIyYBNOcDirfh1aVx3IiKlQ%3D其实高速先生在之前很多期的文章都写过不同的加工误差对阻抗的影响，看文章的阅读量还是灰常的可以，也说明了大家对这一类文章还是很喜欢的哈！那Chris必须要趁热打铁，今儿再来一个，你说是设计的影响因素也行，说是加工的影响因素也行，它的名字叫“残铜率”。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/03d49a947ea04406833245eb1991f48e~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=ytoDcugZ3EukxjvDtgQ4ZpZzRf8%3D
Chris还是更喜欢把这个因素归到设计端去，残铜率是什么意思呢？相信80%以上的PCB工程师肯定是知道的，那就是PCB设计版图上某一层的有铜区域的占比。例如下面的高速先生做过的一个测试板的信号层和地平面层，明显能看到信号层本身就那么零零星星的几根走线，但是地平面层就基本上都是地铜。那我们就可以说，信号层的残铜率很低，地平面层的残铜率很高。至于多低和多高，具体的数值就是看铜占的比例了。例如还是下面的这个图，可能信号层的残铜率是10%，地平面层就高达90%了。。。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/d3a6684c77384bad886bf294af6fbd5d~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=T5%2BtcW88vK5TQnE%2FRJHdIDAqZ6k%3D
当然，在PCB板厂反馈的叠层也会清晰的给出每一层的残铜率，它是根据我们客户投板后的gerber文件去计算的，所以相对就会更准确了。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/d9815af161cb4739a1f2282cca0b07bc~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=M0Zl9PxDiXL%2FhbjLPCuto%2BnHU7Q%3D
文章到这，估计很多人还是觉得没什么技术含量是不？上面说的我都懂啊！到底能不能讲点我不知道的？行！Chris哪一次没有满足过粉丝们的要求。下面重点说说残铜率到底是怎么影响到加工后传输线的阻抗精度的！https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/679fada51452468986cc0e6c84d77e5e~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=eG18FiLVEONGkW1ftWa%2B7gokcw4%3D
说到这，Chris又必须要先给大家科普另外两个名词了，那就是叠层里面的pp和core。其实他们本身是同一个东东，只不过core是已经提前用pp压合好的两块板，也叫芯片，pp就再没压合过之前的材料。所以压合过的core，厚度在多层板加上pp在压合一次的时候，厚度就基本上不会变化了，下图是一个内层走线的pp和core的简单结构示意图。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/79481d92f1e443fb99e86f1f8de560d7~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=Q99dQAB0uLvqYbe3p6kgn6cXhcg%3D
下图是某板材供应商的line-up，给的都是没压合之前材料本身的pp和core的分类和对应的厚度信息。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/cfd76426c84543cba2567a2b84cd62ee~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=LFwEDsC%2Bxn%2B%2FRHuMyTMREUKGNxk%3D
怎么还没说到残铜率啊？好捉急啊！大家别激动哈，的确。。。真的还没那么快说到！因为下面说的是pp和core压合过程的变化哈。大家看到下面压合好的内层走线的示意图绿色的是core，红色的是pp（这个颜色记住哈，下面Chris就不再标注了哦）。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/a4b883376b5a4ef482e1800525049ed1~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=he%2BFv9vz%2FZKu2itdQo5is6%2FIXq0%3D
刚刚说了，core本身是已经压合过了的双面板，所以和pp一起再压的时候厚度是稳定的，基本不会变了。问题就出在这个pp上，大家看到的压合之后是长上面那样，那pp压合之前是啥样呢？其实是下面的样子。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/a1525b977cb342ecbbc9d5ca1668722c~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=%2Fzj76DlE8oSi8MVt2ESMbeSZTJI%3D
相信大家一看就懂了是吧。因为中间的走线层不可能全部都是有铜的，所以没压合之前走线层没铜的地方是空白的，pp在走线层的上面。重点来了！上面的pp叠好没压合的时候的情况，那经过压合这个操作后，压合的高温使得pp处于融化的状态，那么pp里面的胶（树脂）就具有流动性，就会去填充走线层没铜的地方去。所以压合后就变成了下面那样了，也就是上上图我们看到的那样，中间就没缝隙了。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/ca575194f144445db9842b77475a8127~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=dqGnC0L2XDflfK6VfHUoqGsJ%2F%2FI%3D
但是Chris还是想让大家好好看看压合前后有什么不一样的地方哈！眼尖的小伙伴估计看出来了！咦，pp的厚度，也就是走线层到上表面的厚度怎么变了，准确来说是变小了啊！很容易理解啊，压合时高温使pp融化，胶顺势填到走线层没铜的地方去了啊，那pp不就看起来厚度变小了嘛。那到底压合后pp变薄了多少呢？怎么去衡量啊！这不我们的猪脚，残铜率终于要出场了。残铜率就是走线层（其实也包括地层啦，这里用走线层来介绍更明显一点）上有铜的区域占的比例。残铜率如果是100%，说明走线层就没有缝隙可以给胶去填充，那么理论上pp的厚度就不会变薄；反之残铜率越低，缝隙越多，胶填充的地方越多，pp的厚度减小的越明显。为了让大家更直观的理解残铜率和pp最终厚度的关系，贴心的Chris给大家做了个动图，这个模型的压合前的core厚度是5mil，pp厚度是4.4mil，然后我们模拟不同残铜率下pp厚度变化的过程，就像下面那样了。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/6de40037f99d4942900bd90199528ad8~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=grmJxU%2BXgVfuc7w9SvsQ6eRC3%2Fk%3D
的确有点意思，那这会大家应该慢慢知道残铜率是怎么影响加工后的阻抗精度了吧。我们用上面那个动图的3D内层传输线模型来进行不同残铜率偏差估算后的加工阻抗偏差。残铜率估算偏差的意思就是大部分工程师都认为压合后的pp厚度和压合前的板材line-up给出的厚度是一样的，也就是默认走线层是100%的残铜率的理想情况去计算，然后在这个基础上，Chris通过上面模型的仿真扫描给出真正的残铜率后的阻抗变化，不同残铜率偏差的阻抗结果对比如下：https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/9fca7dfc330b4e2c9428765185cf342b~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=wurTC%2FHCnm7uYv%2FUa1BiW3NOwMs%3D
从上面的仿真结果就能很直观的看到，一旦估计错残铜率后，仅仅这一项的影响就会导致不小的阻抗加工偏差。而且这还只是0.5Oz的走线层，如果是1Oz的走线层，那残铜率估算偏差导致的阻抗变化就会比0.5Oz时可能大2倍不止，看大家以后谁还敢不重视残铜率的估算。。。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/a5d3d977479f4a789ae12bee9b9034eb~tplv-tt-origin-web:gif.jpeg?_iz=58558&from=article.pc_detail&lk3s=953192f4&x-expires=1785209845&x-signature=uTjc6kpPq8%2BJvv%2Bk8BL3eaLrMr0%3D
问题：通过Chris这篇文章的介绍，大家知道怎么从理论上估算残铜率和pp厚度关系了吗？关于一博：一博科技成立于2003年3月，深圳创业板上市公司，专注于高速PCB设计、SI/PI仿真分析等技术服务，并为研发样机及批量生产提供高品质、短交期的PCB制板与PCBA生产服务。致力于打造一流的硬件创新平台，加快电子产品的硬件创新进程，提升产品质量。一博珠海板厂：位于珠海经济开发区,专注于高端快件，提供高品质的高多层、高速、高精密、HDI等PCB生产制造。聚焦国内高端快件细分市场，致力于推动国内PCB行业的技术进步，尤其是高速、高多层、高复杂PCB产品的快速交付，对应PCB广泛应用于ATE、AI算力、服务器、工控、通信、汽车、医疗设备等领域。
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